NAND Flash 芯片測(cè)試

DFT : Design For Testability

TTR :Test Time Reduction

KGD: Known Good Die

NAND Flash 芯片測(cè)試主要是為了篩選（Screen Out）出Flash陣列、譯碼器、寄存器的失效。

測(cè)試流程（Test Flow）

從wafer level，到single component level、module level，定義各項(xiàng)測(cè)試的次序，篩選出性能較差和失效的device，需要盡可能達(dá)到最好的測(cè)試覆蓋率，避免最后出貨的產(chǎn)品中有失效的產(chǎn)品，同時(shí)需要減少測(cè)試的時(shí)間與成本。

Burn-in測(cè)試

普遍來(lái)說(shuō)，是為了了解產(chǎn)品的潛在失效分析而在一定條件下（高溫/高電壓/一定濕度）下加速芯片老化，以至于故障提前出現(xiàn)。這種測(cè)試側(cè)重在封裝相關(guān)層面，包括化學(xué)和機(jī)械等因素。

根據(jù)浴盆曲線，產(chǎn)品的早期失效率較高，中間階段比較穩(wěn)定。為了讓用戶(hù)拿到的產(chǎn)品失效率較低，就要通過(guò)burn-in測(cè)試，剔除有缺陷的產(chǎn)品，讓出貨的產(chǎn)品在出廠前就度過(guò)早夭期。為了減少時(shí)間，需要進(jìn)行加速，即在更惡劣的條件下試驗(yàn)（高溫/高電壓/一定濕度），而且根據(jù)理論可以計(jì)算出不同條件下的加速因子，根據(jù)實(shí)際時(shí)間計(jì)算出等效的時(shí)間。

控制測(cè)試成本的一個(gè)重要方向是提高測(cè)試的并行度。

測(cè)試機(jī)臺(tái)在測(cè)試一批產(chǎn)品時(shí)，必須等待所有產(chǎn)品都完成后，才能開(kāi)始下一階段的測(cè)試。

減少測(cè)試時(shí)間，主要優(yōu)化以下兩方面：

1. 寫(xiě)讀擦?xí)r間

2. 數(shù)據(jù)導(dǎo)入和結(jié)果獲取

寫(xiě)讀擦的時(shí)間由芯片特性決定，可以努力的方向在于如何同時(shí)對(duì)多個(gè)chip或block進(jìn)行操作。

如果芯片可以自己生成測(cè)試數(shù)據(jù)，就可以節(jié)約數(shù)據(jù)輸入的時(shí)間，這點(diǎn)可以通過(guò)DFT實(shí)現(xiàn)。如果可以直接得到測(cè)試成功失敗的信息，不需要將原始的數(shù)據(jù)傳輸?shù)綔y(cè)試機(jī)上，也可以節(jié)約大量時(shí)間。

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編輯：simon  最后修改時(shí)間：2019-07-03